types - 无法在 Verilog 中使用整数

Question

我一直在试图弄清楚为什么在使用时会出现“无效的模块实例化”：

integer counter = 0; 
counter = 1; // <-- getting the error here

尝试使用 reg[7:0] 而不是整数时，我遇到了同样的错误。

有人知道为什么吗？

Answer 1

没有上下文的赋值是毫无用处的，没有任何意义，因此是错误的。分配将在具有敏感性列表的块内有效，或作为连续分配的一部分，或在模拟块（如“初始”）内有效。