process - VHDL中的过程是可重入的吗？

Question

一个进程是否可以连续运行两次或多次VHDL？

如果在进程的顺序执行未完成时发生另一个事件（在敏感信号列表上）会发生什么？

有可能还是我VHDL为流程考虑的模型完全错误？

Answer 1

进程运行时不会发生任何事件！

当一个进程被事件唤醒时，它会运行到完成（“结束进程”）或明确的“等待”语句，然后进入睡眠状态。从理论上讲，这需要零时间。这意味着如果您的流程中有循环，它们将有效地完全展开，并且当您合成时，您将生成足够的硬件来并行运行每个迭代。此外，任何过程、函数等都需要零时间——除非它们包含明确的“等待”语句（在这种情况下，进程在“等待”处暂停，就好像该过程已被内联）。

在整个过程中，所有信号都具有它们在进程唤醒时最初具有的值，并且任何信号分配都被存储起来，以便以后发生。（变量立即更新；过程中的后续语句会看到新值）。

当进程挂起时（在“等待”或“结束进程”），在所有其他进程也挂起之前什么都不会发生。（但请记住，它们都需要零时间！）。如果一个进程在“结束进程”处挂起，它将在其敏感度列表唤醒它时从头开始重新启动。如果它在明确的“等待”处暂停，则“等待”将指定一个事件或未来时间，这将在“等待”之后重新启动它。（注意：1：不要在同一过程中混合敏感列表和等待样式！2：等待直到某些事件是可合成的（尽管某些工具可能会反对）；等待一段时间只是模拟）

然后执行所有信号分配。由于所有进程都处于休眠状态，这消除了所有竞争条件和计时危险。其中一些分配（例如时钟的“1”）将导致事件被安排在对它们敏感的进程上。

完成所有信号分配后，时间向前移动一个无限短的滴答声（称为增量周期），然后唤醒所有具有预定事件的进程。

这一直持续到出现一个增量周期，其中没有安排新事件，最后模拟可以前进一个实时步长。

因此

process(clk)
begin
if rising_edge(clk) then
   A <= B;
   B <= A;
end if;
end process;

在 VHDL 中是无危险的。

如果您需要使用 Verilog，请注意其中一些情况会有所不同，并且您不能依赖模拟结果中相同级别的可预测性。

---

当然，在综合中，我们会生成需要一些实时执行此过程的硬件。然而，综合和后端工具（布局和布线）保证要么忠实地遵循这个模型，要么失败并报告失败的原因。例如，他们会将所有实际延迟相加并验证总和是否小于您指定的时钟周期。（除非您将时钟速度设置得太高！）。

所以结果是，只要工具报告成功（并且您正确设置了时钟速度等时序约束），您就可以假装上述“零时间”模型是正确的，并且真实的硬件行为将与模拟相匹配。保证，排除工具错误！

Answer 2

在开始使用 VHDL（或任何其他 HDL）时，丢弃所有顺序代码的概念非常重要，而是专注于通过硬件的数据流。在硬件中，一切本质上都是并行的（一切同时发生），但使用不断变化的数据（输入信号）来计算不断变化的结果（输出信号）！

无需深入探讨变量、等待命令等更高级的主题，进程中的所有内容都会同时发生。如果在同一个进程中发生冲突（多次写入同一个信号），则进程中的最后一条语句获胜，这通常是 VHDL 中“顺序”代码混淆的原因。

这是由于将值分配给信号的方式。给信号赋值时，信号的值不会立即改变！相反，分配的值会被记住，并将在以后作为实际信号值提交（为下一个增量周期做准备，这实际上是下一个时间段）。

由于下一个增量周期将在前一个增量周期的所有进程都完成之前开始，因此信号值仅在没有进程运行时才会改变。一旦所有信号都改变了，下一个增量周期就开始了，任何对改变的信号敏感的过程都将被执行。

如果一个进程对它也写入的信号敏感，那么您就有所谓的组合循环，例如，输出馈送输入的门。这（几乎）总是电路中的错误，通常会导致模拟器进入无限增量循环循环。

这就是我现在要写的全部内容，因为在我写这篇文章时，Brian Drummond 的答案刚刚弹出，但请随时发表评论，我会添加更多细节。

Answer 3

一旦一个进程开始运行（由于一个事件），它会在任何其他事件被允许触发其他任何事件之前运行到完成。