clock - 在不改变占空比的情况下将时钟除以 3？

Question

我搜索了很多，但我没有找到一个好的解决方案。大多数答案仅在占空比为 50% 时才有效，但我正在寻找一种适用于占空比为 40% 等时钟的解决方案。

Answer 1

同步

您会发现使用同步设计很难做到这一点，因为触发器只能在时钟边沿上切换。

典型的除以 3 电路将：

1. 使用正时钟边沿并具有 33% 的输出占空比

2. 如果输入为 50%，则使用上升沿和下降沿并具有 50% 的占空比

不幸的是，对于一般输入占空比，例如 40%，如果您勾勒出时钟边沿的位置，您会发现它们出现在：

0,0.4,1,1.4,2,2.4,3

但是对于 40% 除以 3，您需要 1.2 (=0.4*3) 和 1.8 分隔的边，但您无法获得此类差异。（你只有0.4,0.6,1.0,1.4,1.6等差异）

异步

用不同的占空比除以 3 的标准方法是简单地例化延迟锁定环或锁相环电路。

例如，如果您使用的是 Altera FPGA，请查看 AltPLL 宏功能，它具有设置目标占空比的选项，并且可以在很宽的输入占空比范围内工作。

但是，请注意，当您配置 PLL 时会设置输出占空比，并且不会跟踪输入占空比。