我必须使用 VHDL 语言（因此比率为 200/156）从 100MHz 基本时钟（占空比 0.5）生成 78MHz 时钟（占空比 0.5 或 0.7）。我知道我可以使用 DCM、PLL 或类似的工具，但目前（不幸的是）我不能。
因此我想使用（不包括任何 DCM 或 PLL）一个简单的分频器，但在这种情况下，我也知道频率只能除以整数（并且最小为 2，因为我会使用计数器来做到这一点 - 并且在在我的情况下，我必须将基本时钟除以 1,2820512820512820512820512820513 ...）。
所以我不知道如何在不使用任何 DCM 或其他东西的情况下实现这一点......我想将 100MHz 时钟划分为更小的频率（如 50MHz、25MHz 等）并添加它们（例如 50+25+3），但这是正确的方式吗（逻辑上我不这么认为）？
这是一个通用的分数 M/D 时钟分频器设计，应该可以解决您的问题。几年前我写了这个供我自己使用。根据您的目标设备，您可能希望使用 std_logic 而不是 bit。
基本思想是使用累加器跟踪小数时钟相位。这与实现直接数字合成器 (DDS) 的方式非常相似，但只需要担心时钟。
享受！=)
如果不清楚如何使用它，您将使用 39 的乘数和 50 的除数的参数，如100 * 39/100 = 78，因此所需的操作数宽度为 6（因为2**6 = 64）。请注意，因为这是输入时钟速率的一半以上，所以没有同步逻辑可以生成输出时钟信号，因此该模块在该速率下的唯一有效输出将是时钟使能。
另请注意，任何可能的除数值的最坏情况是任何一个周期的 33%/66% 占空比。您对乘数和除数的特定选择可能会更好（我需要做一些数学来判断），但是对于使用有理除法的任何算法，通常情况下，您无法得到比最坏情况更好的选择。您可以使用真正的硬件 PLL 或 DLL 清理此模块的输出，以过滤相位噪声并将占空比纳入您的目标范围。
-- Copyright © 2010 Wesley J. Landaker <wjl@icecavern.net>
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-- the Free Software Foundation, either version 3 of the License, or
-- (at your option) any later version.
--
-- This program is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
--
-- You should have received a copy of the GNU General Public License
-- along with this program. If not, see <http://www.gnu.org/licenses/>.
library ieee;
use ieee.numeric_bit.all;
-- Clock Divider
-- =============
--
-- Fractionally divides the input clock using simultaneous frequency
-- multiplication and division.
--
-- Outputs both a clock enable and a balanced duty-cycle clock. The clock's
-- duty-cycle is as always close to 50% as possible, worst case is 33%/66%.
--
-- Details
-- =======
--
-- Given:
--
-- Fi = input frequency Hz
-- M = multiplier
-- D = divisor
-- Fo = output frequency Hz
--
-- Where:
--
-- M ≤ D
--
-- Then:
--
-- ⎧ M
-- ⎪ Fi·— if M <= D
-- Fo = ⎨ D
-- ⎪
-- ⎩ undefined if M > D
--
--
-- If (M/D) is greater than 0.5, only the clock enable is valid.
-- If (M/D) is greater than 1.0, both outputs are invalid.
entity Clock_Divider is
generic (
operand_width : positive
);
port (
clock : in bit;
reset : in bit;
multiplier : in unsigned(operand_width-1 downto 0);
divisor : in unsigned(operand_width-1 downto 0);
out_enable : buffer bit;
out_clock : buffer bit
);
end entity;
architecture any of Clock_Divider is
signal enable_2x : bit;
begin
-- Divide the clock by accumulating phase using the mulitplier and
-- subtracting when we pass the divisor value.
proc_enable : process is
variable phase : unsigned(operand_width downto 0);
begin
wait until rising_edge(clock);
phase := phase + multiplier;
if phase >= divisor then
phase := phase - divisor;
out_enable <= '1';
else
out_enable <= '0';
end if;
if reset = '1' then
phase := (others => '0');
out_enable <= '0';
end if;
end process;
proc_enable : process is
variable phase : unsigned(operand_width downto 0);
begin
wait until rising_edge(clock);
phase := phase + (multiplier & '0');
if phase >= divisor then
phase := phase - divisor;
enable_2x <= '1';
else
enable_2x <= '0';
end if;
if reset = '1' then
phase := (others => '0');
enable_2x <= '0';
end if;
end process;
proc_out_clock : process is
begin
wait until rising_edge(clock);
if enable_2x = '1' then
out_clock <= not out_clock;
end if;
end process;
end architecture;
完全不合时宜的想法，有些技术特定，因此可能不适合您的目标，而且非常可怕......
很明显，如果没有 (a) PLL、(b) DLL、(c) 更高频率的时钟或 (d) 5ns pp 抖动，您将无法做到这一点。
您需要更多可用的时钟边沿，但是（假设）您没有更多的时钟边沿，您将不得不生成自己的时钟边沿。一种特定于技术（Xilinx）的方法是通过多个引脚输入时钟，并在每个引脚上使用不同的 IBUFDELAY 设置。实际设置可能会通过实验（甚至在通电时）进行校准，并且自然会随着温度而漂移。
另一种方法可能是一系列 LUT 连续延迟时钟，逻辑检测第 n 个延迟超过半个周期。（或整个周期）然后点击 n/2 大约晚 90 度，n/4 晚 45 度，依此类推（您无法确保这些时序的一致性。不过，布局规划和锁定此内核将在一定程度上有所帮助。 )
无论哪种方式，一旦您拥有多个 100MHz 时钟相位，您就可以将它们应用于上述 DDS（小数分频器）。性能不太可能稳定，但应该比目前最好的5ns更好……
（是的，我知道这无异于滚动你自己的（和劣等的）DLL。这算作弊吗？）
对于较低复杂度的方法，您可以尝试使用 Peter Alfke 的延迟/XOR 技巧从 100MHz 时钟中获得 200MHz。无法保证其 M/S 比率，但它确实为您提供了 4 个优势......