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我一直在尝试构建一个模块，该模块返回（3位）输入的二进制补码表示（第一位是符号）。我认为以下代码在概念上是正确的，但我可能遗漏了它的结构：当我尝试编译时，出现以下错误：

(vlog-2110) Illegal reference to net "f_o".
(vlog-2110) Illegal reference to net "f_o".
(vlog-2110) Illegal reference to net "f_o".

搜索该错误表明它通常在同时使用变量作为输入和输出时出现，但这不是我的情况。你能指出错误在哪里吗？

module ca2 (a_i,f_o);
  input  [2:0] a_i;
  output [2:0] f_o;

  always @(a_i[2:0] or f_o[2:0])
  begin
    if (a_i[2] == 1)
    begin
      f_o[2]   = a_i[2];
      f_o[1:0] = (~a_i[1:0] + 'b1);
    end
    else
    begin
      f_o = a_i;
    end
  end
endmodule
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3 回答 3

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在 Verilog 中，在大多数情况下，未声明的标识符被视为隐式连线声明。由于 f_o 没有被声明，编译器认为它是一个连线，而不是一个变量。这会导致编译器抱怨所有的分配。

// What was typed
module ca2 (a_i,f_o);
  input  [2:0] a_i;
  output [2:0] f_o;

// What the compiler implicitly declares
  wire   [2:0] a_i;
  wire   [2:0] f_o;

要修复它，您可以声明变量或同时声明端口和变量。

module ca2 (a_i,f_o);
  input  [2:0] a_i;
  output [2:0] f_o; 
  reg [2:0] f_o;

module ca2 (a_i,f_o);
  input      [2:0] a_i;
  output reg [2:0] f_o;
于 2012-10-31T03:43:15.763 回答
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f_o需要声明为 reg。output reg [2:0] f_o.

另外我不确定你在计算什么，这不是标准的二进制补码。

module ca2 (
  input      [2:0] a_i,
  output     [2:0] twos_comp,
  output     [2:0] also_twos_comp
);

  assign      twos_comp = ~a_i + 1'b1;
  assign also_twos_comp = -a_i ;
endmodule

您可能正在处理编码输入，但 twos_complement 是否定我希望符号位 (MSB) 改变的数字。尽管我们将其称为符号位，但它也包含有关值的信息，因此不能仅仅将其剥离并保持数字不变。

于 2012-10-31T07:31:59.550 回答
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第一种解决方案->在时序电路中，输出必须是reg的形式。接下来我们需要知道，在二进制补码中，我们从零位开始到最后，所以条件不正确。如果零位为一，则零位不变，其余位变为不变。

module ca2 (input  [2:0] a_i,output reg [2:0] f_o);
  always @(a_i[2:0] or f_o[2:0]) begin
    if (a_i[0] == 1'b1) begin
      f_o[0] = a_i[0];
      f_o[2:1] = (~a_i[2:1]);
    end
    else
    if(a_i[1]==1'b1) begin
      f_o[1:0] = a_i[1:0];
      f_o[2] = (~a_i[2]);
    end
    else
    if(a_i[2] == 1'b1) begin
      f_o = a_i ;
     end
  end
endmodule

第二种解决方案 -> 在二进制数中，如果我们从零中减去数字，我们会得到二进制补码。

module ca2 (input [2:0] a_i,output reg [2:0] f_o);
  always @(a_i[2:0] or f_o[2:0]) begin
    f_o = 3'b000 - a_i ;
  end
endmodule

第三种解决方案->所有位都变为非，最后将它们添加到第一个（3'b000 = 3'b0）

module ca2 (input [2:0] a_i,output reg [2:0] f_o);
  reg [2:0] finish ;
  always @(a_i[2:0] or f_o[2:0]) begin
    finish = (~a_i);
    f_o = finish + 3'b001 ;
  end
endmodule
于 2021-07-27T10:10:29.873 回答