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我正在用 Verilog 设计一个加法器。它将有两个大小为 N 的输入和两个输出。第一个输出的大小为 2N，第二个输出的大小为 K。

这是我到目前为止所拥有的：

module adder(
  out,
  CCR,
  inA,
  inB
);
parameter N=8,CCR_size=8;
parameter M=2*N;
input  [N-1:0]        inA,inB;
output [M-1:0]        out;
output [CCR_size-1:0] CCR;
reg    [N:0]          temp;
always @(inA or inB)
  begin
    temp      = inA+inB;
    CCR[0]    = temp[N];
    out[N-1:0]= temp[N-1:0];
    out[M-1:N]= 'b0;
  end
endmodule

从评论中移出： 但是这没有编译。我有错误

CCR[0],out[N-1:0] and out[M-1:N]

# Error: VCP2858 adder.v : (16, 20): CCR[0] is not a valid left-hand side of a procedural assignment.
# Error: VCP2858 adder.v : (17, 28): out[N-1:0] is not a valid left-hand side of a procedural assignment.
# Error: VCP2858 adder.v : (18, 20): out[M-1:N] is not a valid left-hand side of a procedural assignment.

上面的代码有什么问题？

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2 回答 2

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寄存器数据类型用作程序块中的变量。当信号位于程序赋值的左侧时，必须使用寄存器数据类型。由于端口的默认类型是wire您收到错误消息。将输出端口更改为类型reg应该可以解决问题。

output reg[M-1:0] out;
output reg[CCR_size-1:0] CCR;
于 2012-10-07T14:06:26.250 回答
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包括来自@damage 的答案，将输出声明为 reg 类型，您还将 CCR 定义为 8 位宽，然后仅分配 LSB。

加法器的位增长比最大输入高 1 位。

我将实施为：

module adder(
  parameter N       =8,
  parameter CCR_size=8
)(
  input      [N-1:0]        inA,
  input      [N-1:0]        inB,
  output     [2*N-1:0]      out,
  output reg [CCR_size-1:0] CCR,
);
reg [n:0] sum;

always @* begin
  {CCR, sum}      = inA + inB;
end

assign out = sum; //Will Zero pad

endmodule
于 2012-10-09T18:28:09.597 回答