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我是 Verilog 的新手，我正在尝试创建一个 4 位二进制随机数生成器。该程序如下，有人可以通过提及错误来帮助我吗？

我最初尝试过这个：

module rng (d);
 inout[3:0]d;
 //wire[3:0]d;
 //input clk, rst;
 //wire [3:0] w;

 dff f1(a[0],clk,d[0],rst);
 dff f2(a[1],clk,d[1],rst);
 dff f3(a[2],clk,d[2],rst);
 dff f4(a[3],clk,d[3],rst);

 xorper p(d[0],d[1],d[2],d[3],a[0],a[1],a[2],a[3]);//permutations
 //dff f1(a,clk,q,rst);
 dff x(d,clk,q,rst);
endmodule

我也试过这个：

module re(b,q,clk,rst);
 input [3:0]q;
 input clk,rst;
 wire [3:0]q,a;

 output [3:0]b;
 reg [3:0]b;


 rox f1(q[0],q[1],q[2],q[3],a[0],a[1],a[2],a[3]);//permutations
 rod f2(a,clk,b,rst);//dff
 always@(posedge clk) begin
 if (rst==1'b0) begin
  b[0]=q[0];
  b[1]=q[1];
  b[2]=q[2];
  b[3]=q[3];
 end else if(rst==1'b1)
  b[0]=1'bx;
  b[1]=1'bx;
  b[2]=1'bx;
  b[3]=1'bx;
 end

endmodule
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我建议从LFSR开始生成随机数。它们是一个直接的移位寄存器，通过点击返回到一个多位 XOR 以创建反馈位。

您对翻牌的实现可能会更好。
1) 将 negedge rst 添加到敏感度列表
2) 您不想分配 x
3) 使用非阻塞分配 (<=)

reg [3:0] b;

//LFSR feedback bit
wire feedback
assign feedback = b[0] ^ b[3];

// Add active low reset to sensitivity list
always@(posedge clk or negedge rst) begin
 if (rst==1'b0) begin
  b[3:0]<=4'hF;  //reset condition first
 end 
 else begin
  b[0]<=feedback;
  b[1]<=b[0];
  b[2]<=b[1];
  b[3]<=b[2];
  //Alternative Verilog might be
  // b = {b[2:0], feedback};
 end

为 LFSR 搜索最大长度 LFSR选择分接点。一个最大的 LFSR 在重复给定长度的寄存器和抽头点之前将具有最长的数字序列。

于 2012-09-28T07:27:10.233 回答