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std_logic枚举类型的目的是什么？

'U': uninitialized. This signal hasn't been set yet.
'X': unknown. Impossible to determine this value/result.
'0': logic 0
'1': logic 1
'Z': High Impedance
'W': Weak signal, can't tell if it should be 0 or 1.
'L': Weak signal that should probably go to 0
'H': Weak signal that should probably go to 1
'-': Don't care.
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6 回答 6

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  • “X”通常是由两个语句以相反方向驱动相同信号引起的，即“0”和“1”
  • 'Z' 用于构建三态输出/输入
  • 'L' 和 'H' 分别用于模拟下拉或上拉
  • 当您不关心向量中的某些位时，在比较中使用“-”
于 2012-09-20T06:21:16.540 回答
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std_logic 基本上是单线或位。您可以对它们使用逻辑运算符（and、or、xor 等）。在模拟设计时，我相信我只看到了“X”、“0”或“1”。显然你想要'0'或'1'。“X”表示该值未知（可能未连接到任何东西或信号中存在故障）。此外，std_logic_vector 可用于需要超过 1 位宽的信号。我不确定这是否能回答你的问题......

于 2012-09-20T01:46:23.283 回答
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该std_logic类型由 IEEE-1164 标准引入，作为单根导线或位的准确代表。VHDL 语言本身不提供足以表示“真实”逻辑的单比特类型。也就是说，表示现代可编程逻辑器件中可建模和可合成逻辑的所有可能状态。

std_logic在 VHDL 历史的早期，不同的开发人员基本上是出于表示现实世界信号的需要而编写自己的版本。IEEE-1164 引入了这种标准化的逻辑类型，旨在增强不同开发人员为不同架构编写的代码的互操作性。

该标准的维基百科文章提供了简洁的描述：

http://en.wikipedia.org/wiki/IEEE_1164

于 2012-09-20T08:57:20.903 回答
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除了已经给出的答案之外，我认为值得一提的是，STD_LOGIC 是所谓的已解析类型，即信号有优先级。例如，1 和 0 对 H 或 L 具有更高的优先级，因此如果同时使用 L 和 1 驱动信号，则输出将为高电平（逻辑 1），因为 1 的优先级高于 L。

碰巧的是，您列出值的顺序，在您的问题中是优先级的顺序，需要注意的是某些值具有相同的优先级，因此如果您使用这两个信号驱动它们，则没有明确的“获胜者”，因此结果是层次结构中的下一个“未知”状态（“X”或“W”），一个简单的例子是，如果信号由“H”和“L”驱动，结果将是“ W'。

STD_LOGIC 的解析表如下所示：

--      ---------------------------------------------------------
--      |  U    X    0    1    Z    W    L    H    -        |   |  
--      ---------------------------------------------------------
        ( 'U', 'U', 'U', 'U', 'U', 'U', 'U', 'U', 'U' ), -- | U |
        ( 'U', 'X', 'X', 'X', 'X', 'X', 'X', 'X', 'X' ), -- | X |
        ( 'U', 'X', '0', 'X', '0', '0', '0', '0', 'X' ), -- | 0 |
        ( 'U', 'X', 'X', '1', '1', '1', '1', '1', 'X' ), -- | 1 |
        ( 'U', 'X', '0', '1', 'Z', 'W', 'L', 'H', 'X' ), -- | Z |
        ( 'U', 'X', '0', '1', 'W', 'W', 'W', 'W', 'X' ), -- | W |
        ( 'U', 'X', '0', '1', 'L', 'W', 'L', 'W', 'X' ), -- | L |
        ( 'U', 'X', '0', '1', 'H', 'W', 'W', 'H', 'X' ), -- | H |
        ( 'U', 'X', 'X', 'X', 'X', 'X', 'X', 'X', 'X' )  -- | - |
于 2015-01-06T21:22:03.623 回答
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std_logic有解析功能

除了and之外，它不仅std_logic有更多有用的状态，而且还定义了一个解析函数。10

分辨率函数是 VHDL 语言概念。它是一个与类型相关联的函数，它确定当该类型的多个值应用于单个信号时会发生什么。语法是：

SUBTYPE std_logic IS resolved std_ulogic;

std_ulogic.的未解决（因此用处不大）版本在哪里std_logic？

特别是，这意味着美好的事物，例如0并1导致X：

library ieee;
use ieee.std_logic_1164.all;

entity std_logic_tb is
end std_logic_tb;

architecture behav of std_logic_tb is
    signal s0 : std_logic;
begin
    s0 <= '0';
    s0 <= '1';
    process
    begin
        wait for 1 ns;
        assert s0 = 'X';
        wait;
    end process;
end behav;

这具有直观的意义，正如我们所理解X的那样，将多个不兼容的值应用于单根导线的状态。

std_logic还知道如何根据 LRM 上的表格解析每对可能的输入信号对。

bit另一方面，它没有解析功能，如果我们在上面的示例中使用它，则会导致 GHDL 0.34 上的仿真错误。

的可能值std_logic是一个不错的选择，因为它们由IEEE 1164标准化并处理许多常见用例。

相关：https ://electronics.stackexchange.com/questions/51848/when-to-use-std-logic-over-bit-in-vhdl

于 2016-06-18T17:51:34.777 回答
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我在 Xilinx 的模拟器 ISim 中观察到了这种行为：

  • 'U' - 是所有未明确设置默认值的信号的默认状态。我建议为每个信号设置一个默认值。
  • 'X' - 当信号由两个或多个具有不同值的驱动器驱动时分配
  • 'Z' - 是明确的高 Z 状态。请记住，这只能在具有支持三态的元素的硬件中实现。我建议仅将其用于 IO 引脚，因为这些资源在结构中很少见。
  • “0”和“1”是正常状态。
  • 我从未见过任何其他状态，我不希望它们适用于 FPGA。

在 ISim 中检查变量是不可能的，但我假设同样的规则适用。

于 2014-12-31T01:37:29.757 回答