syntax - VHDL - 与总线上的特定端口接口

Question

我有一辆公共汽车：

    A(7 downto 0) 

我正在创建一个在 7、6 和 0 上与其接口的组件，有没有办法让我创建一个

    std_logic_vector(7,6,0)? 

只是为了与总线 A() 上的引脚保持一致？我确定我可以做类似的事情：

    std_logic_vector(2 downto 0) -- or maybe even
    ASeven, Asix, Azero : in std_logic;

并相应地分配引脚，但如果我可以创建一个向量，它会更好地参考等（我认为）。

提前致谢！:)

Answer 1

你不能。要么制作一个信号 x(7 downto 0) 并忽略备用信号（无论如何编译器/合成器都会这样做），或者你可以在你的端口映射中使用适当的分配之类的 东西。一般来说，使用第一个变体，因为它更一致。
port map(
myoutport(0) => aZero,
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