1

我是 VHDL 新手，当我尝试编译代码时出现此错误：

错误 (10476)：adder42.vhd(23) 处的 VHDL 错误：标识符“Cout”的类型与其作为 std_logic_vector 类型的用法不一致

我不太确定要在这里更改什么，反正我们已经得到了几乎所有的代码，所以我不确定我是否在按照说明操作时犯了错​​误，或者我们的代码有问题'已被给予。

这是来源：

LIBRARY ieee;
USE ieee.std_logic_1164.all;

LIBRARY work;
USE work.fulladd_package.all;

ENTITY adder42 IS
    PORT( SW    : IN    STD_LOGIC_VECTOR(8 DOWNTO 0);
          LEDG  : OUT   STD_LOGIC_VECTOR(3 DOWNTO 0);
          LEDR  : OUT   STD_LOGIC_VECTOR(1 DOWNTO 0));
END adder42;

ARCHITECTURE Structure OF adder42 IS
    SIGNAL c    : STD_LOGIC_VECTOR(1 TO 3);
    SIGNAL x, y : STD_LOGIC_VECTOR(3 DOWNTO 0);
    SIGNAL s    : STD_LOGIC_VECTOR(3 DOWNTO 0);
    SIGNAL Cin, Cout: STD_LOGIC;
BEGIN
    Cin <= SW(8);
    x <= SW(3 DOWNTO 0);
    y <= SW(7 DOWNTO 4);
    LEDG <= s;
    LEDR <= Cout;

    stage0: fulladd PORT MAP( Cin, x(0), y(0), s(0), c(1));
    stage1: fulladd PORT MAP( c(1), x(1), y(1), s(1), c(2));
    stage2: fulladd PORT MAP( c(2), x(2), y(2), s(2), c(3));
    stage3: fulladd PORT MAP( c(3), x(3), y(3), s(3), Cout);
END Structure;
4

1 回答 1

1

正如斯塔克在评论中所说，您将 a 分配STD_LOGIC给 a STD_LOGIC_VECTOR。

你可以这样做：

LEDR <= Cout & Cout

但这一切都取决于你想要什么。

于 2012-08-13T00:32:28.913 回答