verilog - 如何初始化一个整数数组？

Question

我有：

integer test[7:0];

但我不能这样做：

test[0] = 0;

或者

assign test[0] = 0;

或者

intial
begin
test[0]=0;
end

或者

integer test[7:0] = {0,0,0,0,0,0,0,0,0};

有任何想法吗？仅以0为例，我需要它是26、40、32、18、50、0、20、12

Answer 1

你确定吗initial不起作用（你可能有错字......）？

initial begin
  for(int i=0; i<8; i++) begin
    test[i] = i;
  end
  $display(test[4]);
end

在 systemverilog 中，类似以下的内容将起作用。这些被称为“分配模式”：

integer test[7:0] = '{26, 40, 32, 18, 50, 0, 20, 12}; // note the '

我怀疑上述任何一个都是可综合的，除非可能是针对 FPGA 的。