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InVIM %是一个极好的节省时间的命令。我在verilog工作,它没有太多使用括号。所以我想知道是否有任何机制可以让我%在verilog中有效使用。
VIM
%
例如 :
如果我的光标在 word 下task并且我发出%命令,它会将我带到我们所在的行endtask。
task
endtask
对于moduletoendmodule和beginto也是如此end。
module
endmodule
begin
end
当我们查看大型 Verilog 模块和函数时,这种特性非常有用。
激活 matchit 插件。它是 Vim 发行版的一部分,但默认情况下未激活。说明在这里::help matchit-install。
:help matchit-install
我认为不支持 verilog,但添加新定义相对容易。详情请参阅:help matchit-newlang。
:help matchit-newlang