我需要设计一个在verilog中计算相关性的系统，我只能使用有限位数的定点计算。所以我需要实现一个定点乘法器，它的位数少于输入的总和（输入的长度和小数位数相同）。
关键是我不能只是将它们正常相乘然后减少位。那么有什么特别的方法可以做到这一点吗？
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A=B*C工作得很好——你必须在整个计算过程中跟踪二进制点的位置。但这只是预订。
如果您希望编译器为您记账，请使用 VHDL 和标准（自 VHDL-2008 起）fixed_point 包
于 2012-06-14T10:01:58.243 回答