vhdl - 我可以从 Verilog 模块访问 VHDL 记录输出吗？

Question

我有一个顶级 Verilog 模块，它用一些记录的输出实例化一个 VHDL 块。

有没有一种从我的 Verilog 顶部访问这些记录的好方法，或者我最好只是将这些记录分开？

Answer 1

你可以（有警告）。创建与“记录”相同类型的“结构”。只要您不重新排序连接，这两个将 1:1 映射。如果您的工具确实支持它，请注意。