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我正在阅读一本 VHDL 书籍并且无法理解他们给出的示例。

给出的代码：

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-- RET T Flip-flop model with active-low asynchronous set input. --
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-- library declaration
library IEEE;
use IEEE.std_logic_1164.all;
-- entity
entity t_ff_s is
  port ( T,S,CLK : in std_logic;
  Q : out std_logic);
end t_ff_s;
-- entity
architecture my_t_ff_s of t_ff_s is
  signal t_tmp : std_logic; -- intermediate signal declaration
begin
  tff: process (S,CLK)
  begin
    if (S = '0') then
      Q <= '1';
    elsif (rising_edge(CLK)) then
      t_tmp <= T XOR t_tmp; -- temp output assignment
    end if;
  end process tff;
  Q <= t_tmp; -- final output assignment
end my_t_ff_s;

我不明白的是他们如何将多个信号分配给 Q。在流程语句之外，它Q <= t_tmp在流程内部 if S='0'then Q <= '1'。这究竟是如何工作的？我对 VHDL 的理解有限，这对我来说是错误的。基本上，这对我来说就像写一样：

Q <= '0';
Q <= '1';

谁能帮助我更好地理解这个例子？

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1 回答 1

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你对这个例子提出质疑是对的。它坏了。

Q <= '1';

应该

t_tmp <= '1';

有人意识到他们无法读取输出，引入了 t_tmp 并且只更改了一半的代码。

于 2012-04-20T16:48:58.087 回答