我将 Verilog 与 modelSim 一起使用,当我尝试将 reg 变量分配给另一个 reg 变量的不同部分时出现以下错误:
** Error: Range width must be greater than zero.
** Error: Range width must be constant expression.
这是相关代码:
integer f; //zd, qd, R and Q are regs
always @ * begin
f = 52 - zd;
R = qd[f +:0];
Q = qd[63 -:f+1];
end
我希望 R 包括 qd(从 0 到 f),而 Q 是(其余的)qd(从 f+1 到 63)。怎么做?谢谢。